二维半导体技术突破 - 中国科学家成功研制出基于二硫化钼的微芯片RV32-WUJI 该芯片包含5931个晶体管 每个晶体管仅三个原子厚 是目前二维材料领域最复杂的微处理器 [1] - 相比此前最大的二维逻辑电路（156个晶体管） 新芯片规模提升38倍 标志着二维半导体从实验室研究向工程应用的转变 [1] - 采用CMOS技术制造 晶体管沟道区域长度为3微米 计划通过改进光刻工具进一步缩小尺寸以提高集成密度 [2] 技术架构与制造工艺 - 芯片搭载RISC-V开源指令集架构 可执行32位标准指令 构建于绝缘蓝宝石基板实现晶体管电子隔离 [2] - 开发了包含25种逻辑单元的标准单元库 支持"与"、"或"等基础功能运算 [2] - 利用机器学习优化制造流程 在实验室级别设备下实现99.77%的良率 [2] 性能参数与应用前景 - 工作频率1千赫兹时功耗仅0.43毫瓦 虽性能远低于硅基芯片（晶体管数量差百万倍 频率差百万倍） 但展示出低功耗优势 [3] - 目标应用场景包括物联网边缘计算芯片和智能传感芯片 这些领域可快速体现二维半导体竞争力并为高密度芯片发展提供反馈 [2] - 研究团队强调 若获得产业资源投入 二维半导体性能赶超硅基技术的速度可能超预期 [3] 材料科学意义 - 二硫化钼（钼硫双层结构）被寄望延续摩尔定律 解决硅材料物理极限后的替代方案问题 [1] - 当前限制因素并非器件性能 而是缺乏可扩展、可重复且兼容工业流程的集成技术体系 [1]

核心观点 - 前英特尔CEO帕特·基辛格加入EUV光源初创公司xLight担任执行董事长，该公司致力于通过粒子加速器驱动的自由电子激光器(FEL)革新半导体光刻技术 [1][3] - xLight的FEL技术相比现有激光等离子体(LPP)光源具有显著优势：功率提升4倍、能耗降低、兼容ASML设备，并有望在2028年推出商用产品 [4][6][11] - 该技术可使每片晶圆成本降低约50%，资本和运营支出减少3倍，为每台扫描仪创造数十亿美元额外年收入 [6][11] - FEL技术不仅能提升半导体制造能力，还可应用于计量检测、国家安全和生物技术等领域 [7] 技术方案 - xLight采用粒子加速器驱动FEL技术，利用电子束通过周期性磁场产生高强度光束 [8] - 系统采用电子束复用和光学复用技术，实现功率可调和多扫描仪支持 [8] - 完全冗余设计确保高可用性，两套FEL系统可支持多达20个ASML设备 [9] - 可编程光特性支持未来更短波长需求，延续摩尔定律 [15][16] 行业现状 - 当前EUV光刻采用LPP技术，1.5兆瓦电力仅产生500瓦光，效率低下且难以满足未来1千瓦以上需求 [1][18][19] - ASML现有光源功率为500瓦，但更精细图案化需要1千瓦以上功率 [19] - LPP技术已接近物理极限，经济可行性逐渐降低 [6][18] 竞争优势 - FEL光源功率是LPP的4倍，可达2千瓦以上 [6][11] - 系统使用寿命达30年，显著降低晶圆厂运营成本 [11] - 完全兼容现有ASML设备，无需高昂升级成本 [4][13] - 技术基于成熟的粒子加速器和FEL原理，可靠性高 [8][19] 市场前景 - 每个光源对应数十亿美元市场机会，助力美国重振半导体领先地位 [5][16] - 除半导体外，技术在计量检测、国家安全、生物医学等领域具有应用潜力 [7] - 日本KEK和中国团队也在开发类似技术，但xLight进度领先 [20] 研发进展 - 正在构建功能完整原型，计划2028年前连接ASML扫描仪运行晶圆 [6] - 技术基于数十年粒子加速器运行数据，工程成熟度高 [8] - 团队拥有FEL和加速器技术丰富经验 [7]

行业背景 - 摩尔定律失效已成为既定事实，晶体管密度提升速度减缓，7纳米制程后算力提升面临瓶颈 [3] - AI发展导致算力需求每4-6个月翻一倍，传统电芯片难以满足需求 [3] - 行业尝试两条创新路线：存算一体（近存计算/存内计算）和非GPU架构（如流式计算/ASIC），但均未解决晶体管绝对算力问题 [3][4] 技术突破 - 曦智科技提出"光电混合算力"新范式，通过光芯片替代晶体管解决单位面积算力限制 [4] - 光计算核心优势：光运行无热量产生，突破登纳德缩放比例失效的量子隧穿效应 [5] - "曦智天枢"为全球首款支持商用复杂AI算法（如ResNet50）的光电混合计算卡，采用3D堆叠集成光芯片（600平方毫米）与电芯片 [7][8][9] - 光芯片集成4万个光子器件，矩阵尺寸128×128，计算延迟较GPU降低数十倍 [8][9] 产品细节 - 光芯片采用oMAC光子矩阵计算技术，通过光强度/相位模拟数字信号完成线性运算，能效优于电计算 [8][10] - 电芯片为自定义ASIC，专攻浮点运算，与光芯片通过硅通孔实现3D堆叠供电与控制 [8][9] - 提出等效光算力（EOPP）公式：峰值算力×输出精度×权重刷新频率，新一代产品EOPP值达84（提升4倍） [13][14] 商业化进展 - 已实现EDA系统优化、量化交易、银行安全识别三大场景落地 [14] - 配套软件生态支持PyTorch等框架，开发编译器及模拟器解决光计算精度量化问题 [12][13] - 布局oNOC（片内光互连）和oNET（片间光网络）技术，扩展多节点高带宽通信能力 [15][16] 行业意义 - 光计算被视为继电动车Roadster后的技术拐点，开启算力新时代 [1][6] - 曦智科技目标推动光计算商业化，解决AI算力底层限制问题 [4][16]

行业技术趋势 - 国内70%的IC企业聚焦FinFET工艺，而部分企业技术储备仍停留在28nm平面工艺 [1] - 华为、TI、艾为等芯片大厂正进行技术升级，FinFET逐步替代平面工艺，例如华为昇腾AI芯片已采用12nm FinFET工艺 [1] - 芯片工艺发展趋势朝向更小制程节点（12nm、7nm等），以实现更高集成度、更强处理能力和更低功耗 [3] - FinFET工艺凭借三维结构设计解决平面晶体管技术的尺寸缩放和性能瓶颈，成为延续摩尔定律的关键技术 [3] 人才市场需求 - 掌握FinFET工艺的工程师薪资溢价达35% [1] - 华为海思、艾为电子等企业自2023年起，模拟版图工程师岗位明确要求12nm/7nm FinFET工艺项目经验 [1] - 平面工艺相关岗位需求锐减70% [1] - 招聘网站上模拟版图工程师岗位普遍要求FinFET项目经验，有相关经验者优先考虑 [1] 课程内容与亮点 - 课程基于真实流片量产芯片，使用新EDA设计工具和12nm FinFET工艺 [4] - 包含3个从简到繁的项目，采用12nm FinFET工艺，适合有一定经验的学员 [4] - 小班制教学，每晚直播授课，由资深工程师实时指导 [4] - 课程目标包括培养先进工艺设计能力，完成3个FinFET工艺模拟版图设计项目 [10] 课程大纲 - 第一阶段：FinFET工艺基础知识与工艺文件规则，包括PDK和设计注意事项 [11] - 第二阶段：新版模拟版图工具运用，验证流程及FinFET器件与普通工艺的区别 [11] - 第三阶段：FinFET版图项目实践，包括逻辑门设计、OP、BG、LDO等 [11] - 第四阶段：线上实操问题解决及经验总结，完成3个项目并掌握物理验证 [11] 讲师与课程安排 - 讲师张老师拥有5年模拟版图设计经验，熟悉12nm至180nm工艺节点 [13] - 开课时间为4月14日至4月28日，每周一至周五20:30-22:00直播授课 [14] - 课程费用原价8980元，推广期优惠价5980元，前5名报名可额外优惠1000元 [15] - 本期课程限额20人，提供3个月VNC服务器供学员练习 [15] 公司背景 - E课网是摩尔精英旗下集成电路教育平台，专注半导体行业人才培养 [17] - 平台规划168门半导体精品课程，涵盖整个集成电路产业链 [17] - 已培养15367人，为行业输送4476名专业人才，与143所高校合作 [17]

台积电2纳米技术突破 - 台积电在IEDM大会上展示2纳米逻辑平台，采用纳米片晶体管取代FinFET，速度提升15%，功耗降低30%，面积效率提升1.15倍，计划2025年下半年量产[1] - N2平台通过NanoFlex技术实现性能、功耗与密度的灵活优化，在0.6V低电压下能效提升20%，特别适合移动设备和AI处理需求[2] - 互连技术改进使线路中间层能源效率提升55%，电阻电容降低20%，铜RDL层取代铝实现全铜互连[3] 半导体行业技术趋势 - 行业转向全栅极(GAA)架构，纳米片晶体管因外延工艺控制更精准(1σ变化<0.2nm)，相比FinFET(1σ变化0.6nm)具有更优阈值电压稳定性[8] - CFET技术取得突破，台积电实现48nm接触间距的3D单片反相器，通过垂直堆叠n/pFET提升密度，预计2035年成为主流技术[9][12] - 背面供电网络技术通过晶圆键合实现，标准单元轨道数从5减至4，BDI方法提供更优隔离效果和错位容忍度[11][12] AI驱动的市场需求 - AI服务器芯片CAGR达73%，NVIDIA Blackwell GPU采用台积电4nm工艺含1040亿晶体管，推动HBM3e和先进封装需求[5] - 智能手机将转型为"个人助理"，2024-2028年AI手机市场预计增长4倍，90%汽车将在2030年配备ADAS功能[5][7] - 半导体行业2030年目标收入1万亿美元，AI能效需求正推动技术决策，PC需集成NPU处理推理负载[4][5] 存储与制造进展 - N2平台SRAM密度达38.1Mb/mm²，较N5代(32Mb/mm²)提升19%，测试芯片良率峰值达95%[4] - 英特尔展示3nm通道厚度的纳米片晶体管，优化源漏结实现6nm栅长性能，表面散射效应成为更薄通道的挑战[8]

如果您希望可以时常见面，欢迎标星收藏哦~ 芯片行业对高性能有着"永不满足的渴望"。 在去年年底的IEDM大会上，台积电的 2 纳米逻辑平台演示成为一大亮点。 台积电N2 开发团队负责人 Geoff Yeap 在 IEDM 座无虚席的观众面前强调了该代工厂 N2 平台的每 瓦性能。Yeap 代表 60 多位 2 纳米平台论文的合著者表示："技术进步不仅仅关乎性能。它关乎节 能计算，这是移动、AI PC 和 AI 处理的关键支柱。" 台积电在 2 纳米节点采用纳米片晶体管，取代自 16 纳米节点以来采用的基于 FinFET 的晶体管。 NS 平台"以预计成本"满足所有全节点 PPA（功率、性能和面积）扩展指标。与之前的节点相比，速 度提高了 15%，功率提高了 30%，面积提高了 1.15 倍。Yeap 表示，随着风险制造的进行，2 纳米 技术将在 2025 年下半年投入大批量生产。 需求显然存在。 "自 2023 年第一季度生成式 AI 突破以来，AI 与 5G 先进移动和 HPC 一起点燃了整个行业对一流 先进节能逻辑技术的无限需求，"Yeap 表示。 NanoFlex 是台积电的术 语，指的是混合针对性能 ...

战略合作与技术创新 - imec与蔡司半导体制造技术公司(SMT)签署战略合作伙伴协议(SPA)，将合作延长至2029年，共同推进2纳米以下半导体技术的研发[1][3] - 双方自1997年起已开展多项联合项目，旨在延续摩尔定律，推动微芯片和内存处理器性能提升[3] - 合作重点包括高数值孔径EUV光刻技术，该技术对生产更强大、更节能的AI、自动驾驶、工业4.0等关键应用芯片至关重要[3] 试验生产线扩展 - imec正在比利时鲁汶扩展NanoIC试验线，涵盖半导体制造全价值链和技术链[5] - 蔡司将通过提供集成到ASML光刻扫描仪系统的光学元件支持试验线，并参与制造、工艺和测量技术研究项目[5] - 试验线旨在为行业提供先进半导体技术平台，用于创新探索、开发和测试，同时优化现有设备和方法以实现更小、更强、更节能的芯片[5] 行业合作与欧洲战略 - 双方合作符合《欧洲芯片法》目标，旨在加强欧洲技术主权、竞争力和韧性[7] - 蔡司对imec试验线的投资有助于保持欧洲在最新半导体设备领域的领先地位[7] - 该战略伙伴关系体现了欧洲合作伙伴间的凝聚力，对建立全球最先进的2纳米以下研发基础设施NanoIC试验线至关重要[8]

文章核心观点 - 计算机行业遵循“安迪比尔定律”和“摩尔定律”，当前智能手机创新不足，但硬件技术创新进入新一轮窗口期，折叠屏产品形态创新或带来更多应用可能，华为Pura X是华为在折叠屏领域的新探索，体现了华为的创新能力和对用户体验的关注 [1][2][5] 阔折叠，硬件的全新想象 - 折叠屏潜力巨大，具有更大、更灵活的信息承载量，能兼容多应用生态，基础技术已成熟 [5] - 华为Pura X采用1610阔型屏设计，展开后比例通行于手机、平板、PC，横竖使用体验佳，有效显示面积超30%，还具备AI眼动翻页和AI智能护眼功能 [6][7][8] - 华为在折叠屏技术积累深厚，鸿蒙操作系统5可适配新设备，为开发者提供契机，是华为探索折叠屏的底气 [10] 新体验，软件的生态布局 - 鸿蒙操作系统5无冗余代码，架构和微内核设计高效，适配当代移动互联网用户 [12] - 华为大折叠软件生态良好，主流APP适配性佳，华为Pura X体验独特沉浸，华为商城推出优惠活动 [12][13] - 华为开创平行视界和全景多窗功能，鸿蒙操作系统5底层功能设计使APP应用特色十足，鸿蒙开发者和应用数量增长，国民级应用深度适配 [13][14] - 华为Pura X发布是创新信号，余承东鼓励团队创新，以满足用户期望 [16] 想象力，华为的长期主义 - 华为Pura X上的技术是多年探索的结果，华为在折叠屏领域探索六年，有研发传统 [18] - 华为外折叠鹰翼铰链和内折叠双旋水滴铰链持续进步，折叠屏手机不断进化，还在CMOS滤光阵列等方面有探索 [19] - 华为的技术积累促成三折叠产品诞生，建立起折叠屏领域的护城河，华为Pura X是其想象力的答卷 [19][20]

半导体技术突破 - 加州大学圣巴巴拉分校(UCSB)团队利用二维(2D)半导体技术开发出新型三维(3D)晶体管NXFET，通道长度可缩小至5nm以下，显著提升性能和能效 [1][3][5] - 该技术通过将原子厚度的2D材料(如二硫化钨WS₂)横向堆叠成"纳米板"结构，集成密度提高十倍，同时降低器件电容和功耗 [3][5] - 3D栅极环绕(GAA)架构克服了传统硅基Fin-FET在10nm以下的短沟道效应限制，解决了亚阈值漏电流和开关不良问题 [2][3] 技术优势与验证 - 量子传输模拟工具(QTX)和密度泛函理论验证：2D半导体3D-FET在驱动电流和能量延迟积等指标上优于硅基3D-FET [7][8] - 纳米板FET架构充分发挥2D材料的量子力学特性，实现等性能指标下的微型化突破 [5][7] - 研究提供了从材料设计到制造集成的完整技术蓝图，支持摩尔定律延续 [8] 应用前景 - 技术适用于边缘AI、柔性电子和物联网超低功耗设备等新兴领域 [8] - UCSB计划深化产业合作加速技术商业化，并进一步优化模型以纳入缺陷散射等实际因素 [8] - 该突破巩固了加州大学圣巴巴拉分校在先进半导体研究领域的领导地位 [8]

作者 | Simple Investment Ideas 编译 | 华尔街大事件 台积电 ( NYSE: TSM ) 有望在未来几年内占据 AI 行业的大部分利润。该公司将最先进的技术 和不断增长的财务实力相结合，以巩固其作为全球领先专用芯片代工厂的地位。这一优势使台 积电在日益激烈的 AI 军备竞赛中从激增的 AI 芯片需求中获取价值。虽然许多公司都在设计 AI 硬件，但台积电在大规模生产这些芯片方面拥有无与伦比的能力，这意味着它在未来可能会 获得更大的行业利润份额。 台积电在工艺节点工程方面 领先多年 ，在大规模生产高产量芯片方面也有成功记录。台积电 的财务实力只会进一步巩固该公司的主导地位。台积电的专业芯片制造知识和资本密集度创造 了一条似乎越来越难以逾越的竞争护城河。与此同时，当前的人工智能趋势正在改变芯片设 计，这只会进一步巩固台积电的主导地位。 台积电能够超越那些最积极进取、资金最雄厚的竞争对手的一个核心原因是其拥有丰富的专业 知识。先进的半导体制造工艺处于无法轻易复制或购买的顶端。相反，它是数十年工艺改进、 边学边做和克服无数工程挑战的结晶。台积电的晶圆厂本身就是 极其复杂的运营 ，充满了数 十 ...