大族半导体TGV设备技术突破 - 公司成功向多家客户批量交付Panel级玻璃通孔（TGV）设备 这些设备均为通过严苛认证的成熟机型 具有高度稳定性与可靠性[2] - 设备通过国内某TOP3封装厂商验证 攻克大尺寸玻璃基板加工三大难题：深径比突破 孔壁粗糙度控制 大尺寸基板均匀性 显著提升产品良率[4] - 新一代飞秒激光增强玻璃蚀刻技术（FLEE）实现产能跃升 单次处理面积提升300% 封装成本直降40%[4] FLEE-TGV设备技术规格与应用 - 设备加工精度达到国际领先水平 通孔直径≤5μm 深宽比≥50:1 适配铝硼硅 硼硅 石英等多类型材料[4] - 支持最大尺寸730mmx920mm玻璃基板 兼容盲孔 通孔 圆锥孔 方孔 微槽等任意形状加工[4][6] - 在先进封装 显示制造 消费电子 生命科学等领域具有巨大应用潜力 配备高精度监测与自动校正系统[6] 行业会议与产业合作 - 势银联合甬江实验室计划于2025年11月17-19日举办异质异构集成年会 主题为聚焦异质异构技术前沿 共赴先进封装新征程[8] - 会议聚焦三维异构集成 光电共封装 晶圆级键合 TGV与FOPLP等前沿技术 推动技术创新与产业应用深度融合[8]

光刻机市场竞争格局演变 - ASML在EUV光刻机市场占据90%份额 单台设备售价达2亿美元且需排队购买[3][4] - 佳能推出纳米压印光刻设备FPA-1200NZ2C 精度达14nm线宽可制造5nm制程芯片 价格仅为EUV设备的十分之一[5] - 纳米压印技术能耗仅为EUV设备的10% 通过物理接触方式理论上可实现1nm线宽精度[5][6] 技术路线发展历程 - 2000年代初ASML押注极紫外光技术 联合台积电英特尔实现EUV技术商业化[3] - 佳能尼康选择157nm波长浸没式光刻路线 后发现量产困难错失EUV发展时机[3][4] - 纳米压印技术采用掩模直接压印方式 零件数量比EUV减少50% 成本大幅降低[5][6] 市场应用与客户反馈 - 铠侠在3D NAND产线采用纳米压印技术 电费成本显著降低 良品率从60%提升至90%以上[5][7] - 英特尔三星通过得州电子研究所测试纳米压印设备 作为潜在技术备选方案[7] - 尼康重新布局ArF光刻市场 设备价格比ASML低20% 兼容现有KrF设备厂房[8] 新兴技术替代趋势 - 美国Inversion公司开发X射线光刻技术 成本为EUV的三分之一[10] - 欧洲Lace Lithography采用氦原子直接刻蚀技术 分辨率达2nm[10] - 德国默克开发自组装光刻技术 使光刻胶自主排列 减少30%曝光次数[10] 半导体设备市场分化 - 5nm及3nm先进制程仅占全球芯片产量10% 28nm以上成熟制程占比90%[10] - 尼康2024年半导体设备营收增长40% 主要来自先进封装和车规芯片设备[9] - 尼康推出DSP-100光刻系统专攻Chiplet封装 处理速度比传统设备快3倍[8][9] 产业链安全与区域化趋势 - EUV设备供应链依赖美国Cymer光源和德国蔡司镜头 存在供应链风险[10] - 日本本土可完成佳能尼康设备制造 为中国印度等国家提供供应链可控选择[10] - 纳米压印技术优先应用于存储芯片和传感器领域 手机CMOS传感器成本降低30%[7]

从SoC到多芯片集成的转变 - 行业正从传统平面SoC向多芯片集成转变，封装内部需布置更多智能控制器以确保性能最优、信号完整且无宕机 [1] - 逻辑电路被拆解成多个小芯片（chiplet），通过TSV、混合键合或铜线连接，内部交互复杂度显著提升 [1] - 制程变化、不均匀老化、不同负载及热噪声等物理效应使任务管理难度加大 [1] - 高度定制AI芯片开发成本超1亿美元，需平衡性能提升、功耗节省与共性设计复用 [1] 系统调优与生命周期管理 - 系统需根据实时状态自我调优，依赖虚拟模型或硬件在环（HIL）模型进行软件栈演进 [2] - 芯片全生命周期管理为设计增添新维度，高端物理接口（如224G以太网、PCIe Gen7）内置微处理器用于控制、认证及固件更新 [2] - 热管理成为多芯片设计核心难题，源于晶体管密度提升、计算单元利用率增加及电阻升高 [2][3] 热管理与可测性挑战 - 3D封装中热密度是关键问题，需设计复杂散热架构应对逻辑单元与HBM、共封光学组件的热影响 [3] - 可测性被忽视，封装后die故障可能导致整个SiP报废，需将测试前移至晶圆阶段并优化chiplet搭配 [3][4] 智能控制单元部署策略 - 外部调控：通过集中式仪表盘或数字孪生模型管理数据，EDA和设备商视其为巨大机会 [5] - 内部自决：芯片内置传感器实现实时决策，但需牺牲面积与功耗且难以追踪逻辑 [5] - 芯片需内置电压、温度等传感器形成实时监控网络，解决chiplet架构中"无法复现"问题 [5] 标准化与弹性设计 - 行业推动统一chiplet部署框架，如UCIe接口、身份认证等，但安全挑战尚未解决 [6] - 内建自测试（BiST）在封装中压力较小，适用于汽车和航空航天领域，但AI数据中心等"永远在线"场景受限 [6] - 冗余设计提升可靠性，需智能开关系统监测并重定向流量 [7][8] 多芯片封装的优势与需求 - 多芯片封装可容纳更多逻辑与存储单元，实现功耗更低、性能数量级提升 [9] - 异构计算结构需更高实时监控能力，以保障长期稳定运行 [9]

博通Tomahawk 6芯片发布 - 博通推出下一代交换芯片Tomahawk 6系列，采用102.4Tbps带宽设计，成为业界首个达到此规格的产品 [1][3] - 该芯片采用3nm工艺+Chiplet封装技术，兼顾良率、扩展性和功耗控制，是博通首款采用此架构的交换机芯片 [5][6][7] - 提供两种型号：BCM78910（128个106.25G PAM4 SerDes）和BCM78914（64个212.5G PAM4 SerDes），均支持102.4Tbps总带宽 [10][11] 技术规格与优势 - 支持64个1.6TbE端口配置，远超当前主流的51.2T方案 [10] - 关键技术创新包括：双速率SerDes、原生CPO支持、ASIC级认知路由、GLB2.0负载均衡、线速Telemetry等 [11] - 能效比达到0.35pJ/bit，相比前代Tomahawk 5（<500W）功耗控制更优 [11][46] 架构设计与性能 - 采用两层Spine-leaf架构可支持十万卡集群（128K），相比三层架构减少67%光模块使用并降低延迟 [26][27] - 实现ASIC原生认知路由，通过实时遥测→全局决策→微秒级执行的闭环提升网络性能 [32][33] - 支持HMB内存跨XPU共享和512卡集群单机承载能力，针对AI集群场景优化 [18][20][24] 市场竞争地位 - 目前领先于英伟达、Marvell、思科等竞争对手（均停留在51.2T方案） [3] - 完全基于Ethernet/UEC开放生态，区别于InfiniBand的封闭性 [12] - 提供全栈解决方案覆盖交换芯片、NIC、Phy和光模块，强化市场竞争力 [39] 产品迭代历程 - 从Tomahawk 1（2014年）到Tomahawk 6（2025年），十年间带宽从12.8T提升至102.4T [46] - 制程工艺从16nm演进至3nm，SerDes数量从256x50G增至1024x100G [46] - 典型功耗从<225W（Tomahawk 3）增长至<<1000W（Tomahawk 6） [46]