涉及的行业与公司 * 行业聚焦于半导体 特别是先进封装 异构集成 硅光子学 高带宽内存(HBM) 人工智能(AI)芯片 以及相关的测试与设备[2][3] * 核心提及的公司包括台积电(TSMC) 日月光(ASE) 矽品(SPIL) 英伟达(Nvidia) 超微(AMD) 博通(Broadcom) 联发科(MediaTek) 世芯(Alchip) 信骅(Aspeed) 美光(Micron) 索尼(Sony) 艾司摩尔(ASML) 英飞凌(Infineon) 德州仪器(TI) 以及多家初创公司如Ayar Labs Lightmatter[3][4][8][18][19][36][40] 核心观点与论据 先进封装与CoWoS产能扩张 * 台积电CoWoS产能预计从2025年底的70kwpm扩增至2026年底的100kwpm[3] * 日月光/矽品因关键客户如AMD寻求供应多元化 可能在2026年更积极地扩张CoWoS产能[3] * 芯片设计趋向小芯片(chiplet) 尤其在高效能运算(HPC)领域 以改善成本结构 加速产品设计并提高互连密度[3] * 台积电SoIC产能预计从2025年底的8-10kwpm加速扩增至2027年的20-30kwpm[3] * 采用3 5D先进封装(混合键合3D IC + 2 5D中介层) 如AMD MI350系列GPU 可在给定模组尺寸下比2 5D封装多提供约80%的有效硅面积[34] 共封装光学(CPO)与硅光子学(SiPh)发展 * 光学互连在扩展网络(scale-out)已转型 在扩展架构(scale-up)上相比全电气解决方案可实现集群规模数量级提升[30] * 博通预计CPO功耗将在2028年优化至足以替代铜用于xPU集成 其Gen 3 CPO(200G/通道)计划于2026年推出 Gen 4(400G/通道)于2028年推出 相比可插拔方案可实现100倍集成度提升和超过3 5倍的能耗降低[3][30] * 英伟达Spectrum-X CPO方案利用台积电COUPE技术 预计可节省3 5倍功耗 并提供比现成以太网方案高63倍的信号完整性[12] * 铜缆在传输距离上存在限制 从100G/通道升级至200G/通道 其传输距离从4米缩短至2米[12] * 行业因CPO功耗仍高于10pJ/bit而受阻 但功耗预计在2028年通过中间CPO方案降至10pJ/bit以下 并在2029年通过先进CPO方案进一步降至5pJ/bit以下[12] 面板级封装(FOPLP)与基板技术演进 * 更大中介层(朝向5 5倍光罩尺寸及下一代AI加速器的9-10倍)可能驱动从CoWoS转向面板级封装 以期在2028-29年实现更高生产效率 台积电为其2027年量产的小型线进行供应商选择[3] * 采用面板级封装可实现比晶圆更高的利用率 300mm面板的利用率可从300mm晶圆的平均59%(5-9倍光罩尺寸)提升至80% 600mm面板可进一步提升至85%[34] * 玻璃基板因其热膨胀系数(CTE)可调性 平坦度与刚度 电绝缘性 透明度(可与CPO共用)及大母玻璃(低成本)等五大优势而具潜力[21] 前端制造与技术缩放 * 尽管技术迁移放缓 行业仍需推动在更低功耗下实现更快速度[3] * 2030年后进一步缩放的关键推动力包括采用高数值孔径(High NA) EUV(甚至超高NA微影)及向更多3D晶体管结构(如CFET)过渡[3] * 艾司摩尔提供全面的微影产品组合 包括0 33 NA/0 55 NA及未来的0 75 NA EUV微影系统[40] * 台积电A16将是首个采用背面供电网络(SPR)的制程[40] 测试复杂性与策略演进 * 测试对于支持更复杂的晶粒 封装设计和异构集成变得更为重要 行业专家预计需要在晶圆/晶粒级别进行更多测试插入 以早期探测识别良率问题[3] * 模拟真实世界操作的使命模式测试(mission-mode testing)可能在探测和系统级测试中增加[3] * 测试成本在硅光子系统中占主导地位 组装和测试成本分别约占总成本的15%和35%[25] * 测试流程需优化 "左移"(shift left)概念将测试内容左移至晶圆或晶粒级别以避免昂贵的封装报废 同时"右移"(shift right)考虑将老化测试和系统级测试推迟至封装后[46] 能源效率与功率半导体 * AI驱动显著运算需求 导致模型大小和训练所需能源呈指数增长 解决方案包括大型3D小芯片加速器的紧密集成 低能耗/位的高带宽内存(HBM)及支持网络带宽和距离的光学互连[34] * 氮化镓(GaN)允许更高切换频率 可实现磁体尺寸缩小高达60%[36] * 数据中心电源架构向Gen 3发展 目标功率达1MW 需从48V转向800V或400V[36] 异构集成与AI应用 * 索尼展示通过异构集成将像素芯片与AI芯片堆叠(2 xD) 或通过铜-铜混合键合形成堆叠背照式CIS(3D) AI集成可提升影像品质并实现智能视觉传感器应用[19] * 美光强调HBM组装流程有数百个步骤 操作卓越至关重要 内存生命周期远短于机器交付时间 因此一次资格认证机会至关重要[18] 其他重要内容 * SEMICON Taiwan 2025规模创纪录 吸引1,200家参展商和约100,000名访客(去年为85,000名)[2] * AI计算需求在过去12个月增长10倍 远超典型技术升级速度[3] * 台积电SoIC采用无凸块技术 在使用面对面(F2F)堆叠时 密度可达CoWoS的40倍 能耗仅为CoWoS的0 2倍[20] * 计算FLOPs在过去20年增加60,000倍 而内存带宽仅增加100倍 I/O带宽仅增加30倍 导致数据传输出现 discrepancy[12] * 联发科强调AI加速器总目标市场(TAM)复合年增长率(CAGR)超过46%[38] * 台积电讨论其COUPE平台开发及关键光学组件(包括PIC 耦合器 调制器 波导等)的制造能力[3] * 全球AI热潮可能推动半导体市场在2030年达到约1万亿美元[40] * 投资建议看好台积电 日月光 联发科 世芯 信骅(均评级为买入) 对硅晶圆和部分成熟制程晶圆代工厂持谨慎态度[4]

行业与公司 * 行业专注于高性能计算（HPC）和人工智能（AI）加速器领域的先进封装与共封装光学（CPO）技术[4][7][34] * 公司为台积电（TSMC） 专注于其3DFabric®先进封装技术平台 包括CoWoS®和COUPE光学引擎[5][7][13][34] 核心观点与论据 * CoWoS®是用于异构Chiplet集成的重要2.5D封装技术平台 其互连中介层（Interposer）尺寸持续增大以支持更高性能 从2016年的1.5倍光罩尺寸（约1245mm²）发展到2027年规划的9.5倍光罩尺寸（约7885mm²） 并支持从4颗HBM2内存发展到≥12颗HBM4E内存[7][8][11] * COUPE（紧凑型通用光子引擎）基于TSMC-SoIC®堆叠技术开发 将电子集成电路（EIC）与光子集成电路（PIC）集成 具有小尺寸 高能效和优异性能的特点 其测量显示净插入损耗（IL）为零 1D光栅耦合器（GC）的IL ≤ -1.2dB且1dB带宽约25nm[13][15][21] * 封装从可插拔（Pluggable）向共封装光学（CPO）迁移能带来超过10倍的能效优势 功率效率从可插拔的>30pJ/bit提升至CPO的>2pJ/bit 同时延迟降低至原来的<0.05倍[23][24] * 硅光子（SiPh）技术路线图显示带宽每代翻倍增长 以加速AI计算 从100G MZM发展至>200T CPO 需要光学引擎（OE） CPO及光纤/光纤阵列单元（Fiber/FAU）的技术进步来支持[25][26][29] * 将COUPE与CoWoS集成在一个CPO封装中 将为HPC/AI组件在性能和能效上开启新纪元[34] 其他重要内容 * 技术发展由TSMC 3DFabric®技术推动 晶体管数量从早期的少量增长至超过1500亿个[5] * CoWoS平台包含多种变体 如采用硅中介层的CoWoS-S 采用局部硅互连（LSI）和再分布层（RDL）中介层的CoWoS-L 以及采用RDL中介层的CoWoS-R[8] * COUPE的结构特点包括在硅载板上加工硅透镜 并在光栅耦合器正下方设计金属反射器 在光路中设计抗反射涂层（ARC）层以优化光学性能[17][18] * 共封装的HPC技术平台整合了光学引擎 带嵌入式元件（如LSI 集成电压调节器IVR 有源芯片）的中介层 SoIC芯片及高性能内存[31] * 实现下一代硅光子CPO的带宽要求需要供应链的创新与协作[34]

行业与公司概述 - **行业**：AI数据中心硬件、半导体、存储、网络及冷却技术[2][4][7] - **核心公司**： - **硬件/组件**：Accton、Delta、Lite-On - **半导体**：TSMC、AMD、ASE、Astera Labs、Broadcom - **存储**：Seagate - **超大规模云服务商**：Google、Meta、Microsoft - **电信**：NTT[2][7] 核心观点与论据 1. **AI数据中心技术路线图** - **Meta的Hyperion数据中心**：早期阶段，利好服务器ODM厂商（如Quanta、Wiwynn）及ASIC合作伙伴[4] - **AMD的UALink与Ultra Ethernet**： - UALink（低延迟扩展）比以太网快3-5倍（延迟210-260ns vs. 650ns-1.3ms）[11][12] - Ultra Ethernet（高吞吐扩展）支持超100万端点，效率优于传统RDMA[11][12] - **NVIDIA路线图**：Rubin GPU预计2026年Q3推出，功耗从B200的1,000W增至Rubin Ultra的3,600W（2027年）[4][23] 2. **电力与冷却创新** - **高电压直流（HVDC）**：从480V AC转向800V DC，减少铜用量，提升效率[23] - **液冷技术**： - 当前采用液对空冷却，2027年转向液对液[4] - Google的“Project Deschutes”CDU支持1.5MW冷却能力[24] - **固态变压器（SST）**：替代传统油冷变压器，依赖硅材料而非铜/铁[23] 3. **封装与光学技术** - **ASE的封装方案**： - FOCoS-Bridge解决内存带宽瓶颈，HBM堆栈从8个增至12-16个（2028年）[15] - 面板级扇出封装利用率达87%（传统300mm晶圆仅57%）[15] - **TSMC的CoWoS与CPO**： - CoWoS-L支持12个HBM3E/4堆栈（2025年），9.5倍光罩设计（2027年）[42] - CPO能耗从30pJ/bit降至<2pJ/bit[42] 4. **存储与网络** - **Seagate的HAMR硬盘**：容量从18TB（2024年）增至80TB+（2032年），NVMe协议替代SAS/SATA[41] - **Broadcom的以太网方案**： - Tomahawk Ultra（51.2Tbps）延迟<400ns，Tomahawk 6（102.4Tbps）支持128,000 GPU集群[19][22] 其他重要内容 - **边缘AI市场**：与数据中心架构不同，需低功耗集成（如MediaTek的SoC）[30] - **开放标准生态**：OCP推动硬件设计标准化，降低TCO（如Google开源Mt. Diablo电源架设计）[24][36] - **能源挑战**：AI服务器占全球数据中心电力需求增长的70%（2025-2030年）[34] 投资建议 - **推荐标的**： - **ODM厂商**：Quanta、Wiwynn、Hon Hai - **半导体**：TSMC（AI GPU代工主导）、ASE（封装）、MediaTek（边缘AI） - **电力/冷却**：Delta（HVDC市占领先）[5][21][28] 数据引用 - AMD预计2028年AI市场规模超5亿美元[11] - AI后端网络市场2028年或超300亿美元（650 Group数据）[18] - 全球数据量从72ZB（2020年）增至394ZB（2028年）[41] （注：部分文档如法律声明[44-108]未包含实质性行业/公司信息，已跳过）