英伟达对HBM4性能的激进要求 - 英伟达正敦促其内存供应商超越JEDEC官方基准，要求其2026年Vera Rubin平台实现每针10Gb/s的堆栈速度，旨在提高每GPU带宽以超越AMD的下一代MI450 Helios系统[2] - 以JEDEC为HBM4指定的每针8Gb/s速度计算，单个堆栈在新的2,048位接口上可提供略低于2 TB/s的传输速率，提升至10Gb/s后，每个堆栈的总传输速率将达到2.56 TB/s[2] - 使用六个堆栈时，单个GPU可释放15 TB/s的原始带宽，而专为推理工作负载构建的Rubin CPX配置据称在整个NVL144机架上可实现每秒1.7 PB的传输速率[2] HBM4技术挑战与供应商动态 - 驱动10Gb/s HBM4面临挑战，更快的I/O会带来更高的功耗、更严格的时序以及对基础芯片更大的压力，若成本或散热问题加剧，英伟达可能会按HBM层级细分Rubin SKU[3] - SK海力士作为英伟达的主要HBM供应商，已完成HBM4开发并准备量产，提到了“超过10Gb/s”的性能，但未公布芯片规格、功率目标或工艺细节[3] - 三星的HBM4基础芯片正在转向4nm FinFET工艺，这是一个逻辑级节点，旨在支持更高的时钟速度和更低的开关功耗，这可能使三星在高端市场占据优势[3] - 美光已确认HBM4样品，其接口为2,048位，带宽超过2 TB/s，但尚未透露是否支持10Gb/s[3] 三星在HBM竞争中的进展 - 三星电子公司的最新高带宽内存（第五代12层HBM3E产品）获得了英伟达公司期待已久的认证，这为下一代人工智能硬件芯片供应竞争扫清了关键障碍[5] - 此次获批是在三星完成芯片研发约18个月后，此前该公司曾多次尝试达到英伟达严苛的性能标准但均以失败告终，此次突破很大程度上归功于其芯片业务负责人决定重新设计HBM3E的DRAM核心，解决了热性能问题[5][6] - 预计向英伟达供应的12层HBM3E芯片数量相对较少，因为三星是继SK海力士和美光科技之后第三家获得批准的供应商，对三星而言，供货与其说是为了收入，不如说是为了自尊和技术信誉的恢复[6] - 三星已演示了11Gbps的HBM4速度，超过了SK海力士的10 Gbps，而美光公司则难以满足英伟达要求的速度[9] - 三星计划本月向英伟达大量出货HBM4样品，旨在尽早获得认证，并最早可能在2026年上半年开始向其客户大批量供应HBM4芯片[10] - 为了追赶SK海力士，三星去年与其代工竞争对手台积电合作，共同开发HBM4[10] AMD的竞争态势 - AMD的MI450仍处于规划阶段，预计其Helios机架每GPU最高可支持432GB HBM4显存，这使得AMD有机会在原始容量上追赶甚至超越英伟达[4] - 借助CDNA 4架构升级，AMD旨在充分发挥其在推理工作负载方面与英伟达Rubin平台竞争的优势[4]