台积电CFET技术新进展 - 在IEDM 2025上，台积电首次证实了采用互补场效应晶体管（CFET）技术的集成电路成功运行，标志着其开发从器件级优化迈向电路级集成[2] - 台积电宣布了两项重要里程碑：首款全功能101级3D单片CFET环形振荡器，以及全球最小的6T SRAM位单元，该单元同时提供高密度和高电流设计[2] - 通过引入新的集成特性，台积电将CFET的栅极间距缩小至48nm以下，并采用了纳米片切割隔离技术以及在SRAM位单元内采用对接接触互连技术[2] CFET技术原理与优势 - CFET通过垂直堆叠n沟道和p沟道FET来提高晶体管密度，理论上与当前最先进的纳米片FET相比，晶体管密度可提高近一倍[4] - 台积电高管表示，与纳米片器件相比，CFET器件的密度提高了1.5到2倍，极有可能继续推动摩尔定律的扩展[5] - 该技术是延续摩尔定律的关键路径，旨在为器件的持续微缩开辟道路[21] 具体电路原型性能 - **环形振荡器**：台积电制作了包含800到1000个晶体管的101级环形振荡器原型，工作电压范围为0.5V至0.95V，振荡频率随电压升高而增大[9] - **SRAM单元**：制作了高密度型和高电流型两种6T SRAM单元原型[11] - 高密度型单元的面积比采用几乎相同设计规则的纳米片FET单元小30%[11] - 若采用CFET技术，高密度型单元的面积比高电流型小20%[11] - 高电流型单元的读取电流是高密度型的1.7倍[11] - 高密度型SRAM原型在0.75V工作电压下，读取静态噪声容限为135mV，读取电流为17.5μA，写入容限为265mV，参数仍有优化空间[11] 行业竞争格局 - **英特尔**：是三家中最早展示CFET的厂商，在2020年IEDM发布了早期版本，其采用背面供电技术简化电路，实现了60纳米的接触多晶硅间距反相器[17] - **三星**：展示了48纳米和45纳米接触式多晶硅间距的CFET器件，通过新型干法刻蚀工艺将合格器件良率提高了80%，并在IEDM 2024上与IBM联合展示了采用阶梯式沟道设计的“单片堆叠式场效应晶体管”[18][19] - 三星与英特尔均采用了从硅片下方接触器件底部的方式来节省空间[18] 技术发展路径与挑战 - 行业研究机构imec预计，到2032年左右，CFET器件架构将超越1纳米节点[22] - 在CFET时代到来前，业界可能经历三代纳米片架构以及由此带来的CMOS元件尺寸缩小停滞的问题，这将迫使设计人员采用芯粒和先进封装等变通方案[21] - CFET技术实现实际应用的目标时间是2030年代，目前开发的集成电路仍处于非常初级的阶段[12] - 技术挑战包括：为CFET结构供电的难题、因结构更高导致的制造工艺挑战，以及可能带来的工艺复杂性和成本增加[24] - 克服挑战需选择能降低工艺复杂性的集成方案，并尽早开展EDA/流程工具开发[24] 其他相关技术进展 - 台积电在二维沟道材料晶体管方面取得进展，首次展示了在类似N2技术的堆叠纳米片结构中使用单层沟道晶体管的电性能，并开发了工作电压为1V的反相器[13] - 台积电计划开发新的互连技术以提升性能，包括采用新的过孔方案降低电阻和电容，研发新的铜阻挡层，以及研究具有气隙的新型金属材料和插层石墨烯[15]