静态时序分析(STA)技术演进 - 静态时序验证(STA)是寄存器传输级(RTL)抽象得以被接受的基石技术 通过计算最长组合路径是否能在时钟周期内稳定来确保功能不受时序影响 [3] - 在90年代 STA仅通过门电路数量乘以门延迟与时钟周期比较 后期线路延迟超越门延迟 推动物理综合采用 但延迟计算仍保持固定模式 [3] - 当前影响时序的因素显著增加且多数与活动相关 影响范围从纳秒到运行时间等多个数量级 包括电阻压降、热效应、老化及3D堆叠带来的应力等问题 [3][4] 电压降(IR)问题与解决方案 - 先进节点晶体管密度提升和开关速度加快导致电流需求激增 局部dI/dt变化引发电压降 片外电容因电阻过大无法及时供电 [5] - IR分析高度依赖矢量 需通过不同矢量评估最坏情况影响 工具需获取每个实例电压降信息并基于.lib文件进行电压特性插值计算 [6] - 动态电压降可能抑制性能导致无法达到目标频率 部分设计实际电压降远超预期 存在未被检测的风险 [6] 热效应与3D堆叠挑战 - 3D堆叠使热分布不均匀 传统统一降额方法要么遗漏热点要么过度设计 热感知STA变得至关重要 [7] - 布局布线工具传统上使用功率密度替代温度测量 通过不同PVT角区分芯片区域 温差超过10°-20°需建模因会影响时序 [7][8] - 热密度增大推动协同优化需求 STA需考虑更多因素并向更高效、更细粒度发展 从布局规划到签核阶段都需注重时序 [7] 老化与制造偏差 - 老化和制造偏差对汽车等长生命周期行业至关重要 从固定降额发展为基于实例的偏差设置 .lib方法更细化以避免过度悲观 [7] - 原生老化分析计算BTI、活动和时间范围对时序的影响 成为主流应用 任何裕度都会在PPA（性能、功耗、面积）方面留下影响 [7] - 3D堆叠加剧热应力和翘曲问题 背面金属技术带来不均匀热影响 应力对未来多芯片和HBM堆叠市场至关重要 [8] 方法论与实施策略 - 分析方法取决于目标市场、技术节点和频率压力 大批量产品可能重新设计以提高良率 小批量产品则不会积极降低利润率 [9] - 基于图的分析方法提供全局时序报告 对关键路径进行基于路径的分析(PBA) 实现IR敏感度评估和时序再分析 [9] - 架构阶段需平衡性能与热管理 布局规划关键性凸显 部件紧密连接减少延迟但增加热量 需找到平衡点 [9] 计算效率与精准平衡 - 矢量方法适用于电压降分析 但对热和老化的计算量过大 静态方法如触发率或静态概率可替代但依赖设计师经验 [9] - 非矢量方法无法定位热点发生时机 左移策略需早期获取虽不完全准确但有用的模型数据以支持物理模拟 [9] - CPU等关键模块值得深入分析以提升整体芯片性能 其他模块投资回报率较低 策略根据项目周期、复杂性和风险承受能力变化 [10] 传感器与动态校正技术 - 电压降或温度传感器植入芯片可实现动态时钟校正 检测到偏移时降低频率直至克服问题 改变设计目标并提供安全阀机制 [10] - STA适用范围可通过功能扩展（不同电压、温度、工艺角）和分区定义来维持 最坏情况传播原理依然有效 [10] EDA行业创新与挑战 - EDA公司正积极应对红外、老化、热应力等新因素 这些因素对精度和裕度降低至关重要 [10] - 芯片数量、场景数量和单元实例数量的增加给STA工具带来计算需求和TAT（周转时间）需求的巨大压力 推动领域内创新涌入 [10]

芯片设计基本概念 - 芯片设计是将电子系统转化为物理集成电路的复杂过程，涉及多阶段协作与严格验证，整体过程非常复杂且存在一定风险[11] - 芯片设计根据对象可分为数字芯片设计和模拟芯片设计，本PPT主要介绍数字芯片设计[11] - 芯片设计层级包括系统层、寄存器传输层(RTL)、门级层、晶体管层、布局布线层和掩模层，其中RTL层是寄存器传输层，门级层由晶体管搭建，掩模层是最底层[11][12] - 芯片设计最终产物是掩模(光掩模版)，用于光刻机完成最重要的光刻步骤[17] - 早期芯片设计采用自底向上(Bottom-Up)思路，工程师直接绘制物理版图；目前主流是自顶向下(Top-Down)思路，先宏观再微观[18][24] - 芯片设计分为四个阶段：规格定义、系统设计、前端设计(逻辑设计)和后端设计(物理设计)[25] - 前端设计关注功能正确性和逻辑优化，输出门级网表和验证报告；后端设计关注物理实现和工艺约束，输出GDSII版图和物理验证报告[28][29] - EDA(电子设计自动化)工具贯穿芯片整个研发和生产周期，能显著提高设计效率、精度和成功率[33] - 全球EDA行业第一梯队是Synopsys、Cadence和Siemens EDA，市场份额超过70%；国内企业如华大九天市场份额较小[38] - 2020至2024年全球芯片设计市场复合增长率9.8%，2024年市场规模突破4800亿美元；中国市场占比从19%提升至28%[39] - 芯片设计难度取决于芯片种类、功能和性能，高端数字芯片(如CPU、GPU)需数百至数千人团队，耗费上亿甚至上百亿美元资金；简单芯片设计周期1-1.5年，资金耗费百万至千万级[40] - IP核是预先定义、经过验证且可重复使用的模块化功能单元，分为硬核(版图形式)、固核(网表形式)和软核(HDL语言形式)[42][43] 规格设计 - 规格设计是芯片设计第一步，团队与客户沟通确定芯片功能、环境、算力、成本、功耗、接口和安全等级等需求[47] - 需求转化为芯片基本参数，最终以Spec(芯片规格说明书)文件记录[47] 系统设计 - 架构工程师根据规格Spec设计具体实现方案，包括芯片架构、业务模块、供电、接口、时序、性能指标、面积和功率约束等[48] - 复杂芯片可能采用多核架构或异构集成架构，架构师需优化功能模块连接方式、数据通路和创新计算模式[48] - 架构师决定哪些功能用软件实现、哪些用硬件实现，以及哪些部分采购IP核或自主开发[48] 前端设计(逻辑设计) - 前端设计将功能需求转化为可实现的电路逻辑，确保功能正确性，不考虑物理实现细节[29] - 主要步骤包括HDL编码、仿真验证、逻辑综合、静态时序分析(STA)和形式验证[51][66] - HDL编码使用Verilog或VHDL语言进行RTL级别代码描述，Verilog代码常被称为RTL代码[52][56] - 仿真验证(前仿真)在理想状态下进行，通过输入激励检测输出波形是否符合预期，工具包括VCS、Qustasim和Verdi[57] - 逻辑综合将RTL代码翻译成门级网表，包括翻译、优化和映射三个步骤[57] - 静态时序分析(STA)验证时序特性，检查建立时间和保持时间违例，确定芯片最高工作频率和时序约束满足情况[62] - 形式验证通过数学手段验证逻辑综合后网表的功能等效性，包括等效性检查和覆盖率评估[68] - 前端设计输出门级网表和验证报告，关键工具包括HDL仿真器和逻辑综合工具[28][66] 后端设计(物理设计) - 后端设计将前端网表转化为物理版图，专注于物理实现，考虑制造工艺约束、信号完整性和功耗管理[29][72] - 主要步骤包括可测性设计(DFT)、物理布局、寄生参数提取、信号完整性分析、静态时序分析(STA)、形式验证、后仿真、物理验证、功耗分析和工程变更(ECO)[71][87][88][90][91][95][96] - 可测性设计(DFT)插入扫描链、内建自测试(BIST)等架构，提升电路内部信号控制与观测能力[76] - 物理布局包括布局规划、布局、时钟树综合(CTS)和布线，需平衡空间利用率、总线长度和时序[77][83][84][85] - 布局规划需结合晶圆厂PDK(工艺设计套件)资料，安排宏单元模块、核心区域和电源网络[78] - 时钟树综合(CTS)构建时钟网络，使时钟延迟差异最小，偏差控制在时钟周期10%以内[84] - 布线需满足工艺规则和电性能约束，连接各单元和I/O pad[85] - 寄生参数提取和信号完整性分析解决导线电阻、互感和耦合电容引发的噪声、串扰和反射问题[89] - 后仿真(时序仿真)验证真实工艺条件下的时序、功耗和信号完整性，关注建立时间、保持时间和物理效应[93] - 物理验证包括LVS(版图对原理图)、DRC(设计规则)和ERC(电气规则)检查，确保版图正确性和一致性[97] - 功耗分析确保PPA(性能、功耗、面积)平衡，分析IR drop和电迁移，工具包括Redhawk、Voltus和Ptpx[98] - 工程变更(ECO)局部修改单元位置或布线，解决STA或后仿真发现的违例问题[99] - 签核(Sign-off)是流片前最后一道关卡，包括物理验证、STA、功耗和可靠性分析，需所有检查通过[104] - 后端设计输出GDSII版图和物理验证报告，关键工具包括布局布线工具和物理验证工具[28][103] 流片(Tape-out) - 流片名称源于历史上设计数据写入磁带传给工厂，现指物理版图以GDSII文件格式交给晶圆厂试生产[108] - GDSII文件包含层次结构、几何信息、特殊功能区域和材料属性信息[109] - 光刻掩模版制造过程包括无掩模光刻机曝光、显影定影、铬层刻蚀和清洗，形成透光和不透光区域[110] - 流片成功后进行批量生产，失败则评估降级使用或重来[115]