3D NAND技术演进与核心架构 - NAND闪存作为非易失性存储器，广泛应用于从智能手机到数据中心的电子市场，并在人工智能发展中为训练模型所需的大量数据提供高效存储方案[2] - 行业通过增加每个芯片的存储单元层数和每个单元的存储比特数（最高可达四比特）来提高存储密度，并从浮栅晶体管转向电荷陷阱单元以降低静电耦合、提高读写性能并为更高存储密度铺平道路[2] - 3D NAND的基本构建模块采用全环栅架构，电荷陷阱单元作为存储器件，其结构类似于MOSFET但在栅极氧化层内嵌入氮化硅层，形成氧化物-氮化物-氧化物堆叠[4] - 在GAA垂直沟道制造中，首先交替堆叠导体和绝缘层，然后钻孔形成圆柱形孔，并在侧壁沉积氧化硅和氮化硅层，中心为多晶硅晶体管沟道，形成“通心粉沟道”结构[8] 存储密度提升路径与挑战 - 主流厂商正在推出超过300层氧化物/字线堆叠的3D NAND芯片，预计到2030年堆叠层数将达1000层，实现约100 Gbit/mm²的存储容量，但挑战在于在30微米厚的堆叠中保持字线直径一致以及工艺复杂性和成本控制[9] - 提升存储密度的方法包括增加每个单元的比特数、减小GAA单元的横向间距、采用层叠技术将闪存器件彼此堆叠（如将四层250层单元堆叠成1000层芯片）以及通过CMOS键合阵列配置将底层逻辑从NAND阵列中分离并重新集成[11][12] - 为控制成本，行业积极探索垂直或“z间距”缩放技术以减小氧化层和字线层厚度，从而在堆叠高度每增加一微米的情况下增加存储层数并降低成本[12] - 然而，z间距缩放若不优化会导致阈值电压降低、亚阈值摆幅增大、数据保持能力下降、编程和擦除电压增加、功耗上升、速度降低以及栅极介质击穿等负面影响，根源在于细胞间干扰和横向电荷迁移加剧[13] 关键技术突破：气隙集成与电荷陷阱切割 - 在相邻字线之间集成气隙可降低存储单元之间的静电耦合，imec提出一种通过沉积ONO堆叠前对栅间氧化硅进行凹陷的方法，实现气隙与字线自对准的精确放置，测试显示带气隙器件对相邻单元干扰更不敏感且不影响内存性能和可靠性[15][18][21] - 电荷陷阱层分离（电荷陷阱切割）技术通过仿真表明可增大存储单元的存储窗口，帮助每个存储单元实现更多电平以存储更多位数，并防止捕获电荷沿垂直方向横向迁移[22][25] - imec计划将电荷陷阱切割与气隙集成方案结合，为z间距缩放挑战提供完整解决方案，但该技术面临对极深且狭窄孔壁进行定向蚀刻和沉积的挑战，正在与供应商合作开发新技术[25] - 随着传统电荷陷阱单元架构收益放缓，研究人员探索创新架构如水平排列导电通道或沟槽式架构连接电荷陷阱单元，以推动2030年后的存储器发展路线图，逐步迈向100 Gb/mm²的数据存储需求[27]