公司技术进展 - Cadence楷登电子于12月17日宣布，已成功使用台积电N3P先进制程流片其第三代UCIe IP解决方案 [1] - 该第三代UCIe IP解决方案的每通道带宽达到64Gbps [1] - 该IP针对AI/HPC应用进行了优化，支持AXI、CXS、CHI-C2C、PCIe、CXL.io等协议，并可无缝集成高速PHY [3] 产品性能参数 - 在标准封装版本下，该UCIe IP实现了3.6Tbps/mm的边缘带宽密度 [3] - 在先进封装版本下，该UCIe IP的边缘带宽密度进一步提升至21.08Tbps/mm [3] 行业技术背景 - UCIe是一项适用于芯粒间高速互联的通用互联规范 [3] - 该规范包含两种版本：标准封装和先进封装 [3]