静态时序分析(STA)技术演进 - 静态时序验证(STA)是寄存器传输级(RTL)抽象得以被接受的基石技术 通过计算最长组合路径是否能在时钟周期内稳定来确保功能不受时序影响 [3] - 在90年代 STA仅通过门电路数量乘以门延迟与时钟周期比较 后期线路延迟超越门延迟 推动物理综合采用 但延迟计算仍保持固定模式 [3] - 当前影响时序的因素显著增加且多数与活动相关 影响范围从纳秒到运行时间等多个数量级 包括电阻压降、热效应、老化及3D堆叠带来的应力等问题 [3][4] 电压降(IR)问题与解决方案 - 先进节点晶体管密度提升和开关速度加快导致电流需求激增 局部dI/dt变化引发电压降 片外电容因电阻过大无法及时供电 [5] - IR分析高度依赖矢量 需通过不同矢量评估最坏情况影响 工具需获取每个实例电压降信息并基于.lib文件进行电压特性插值计算 [6] - 动态电压降可能抑制性能导致无法达到目标频率 部分设计实际电压降远超预期 存在未被检测的风险 [6] 热效应与3D堆叠挑战 - 3D堆叠使热分布不均匀 传统统一降额方法要么遗漏热点要么过度设计 热感知STA变得至关重要 [7] - 布局布线工具传统上使用功率密度替代温度测量 通过不同PVT角区分芯片区域 温差超过10°-20°需建模因会影响时序 [7][8] - 热密度增大推动协同优化需求 STA需考虑更多因素并向更高效、更细粒度发展 从布局规划到签核阶段都需注重时序 [7] 老化与制造偏差 - 老化和制造偏差对汽车等长生命周期行业至关重要 从固定降额发展为基于实例的偏差设置 .lib方法更细化以避免过度悲观 [7] - 原生老化分析计算BTI、活动和时间范围对时序的影响 成为主流应用 任何裕度都会在PPA（性能、功耗、面积）方面留下影响 [7] - 3D堆叠加剧热应力和翘曲问题 背面金属技术带来不均匀热影响 应力对未来多芯片和HBM堆叠市场至关重要 [8] 方法论与实施策略 - 分析方法取决于目标市场、技术节点和频率压力 大批量产品可能重新设计以提高良率 小批量产品则不会积极降低利润率 [9] - 基于图的分析方法提供全局时序报告 对关键路径进行基于路径的分析(PBA) 实现IR敏感度评估和时序再分析 [9] - 架构阶段需平衡性能与热管理 布局规划关键性凸显 部件紧密连接减少延迟但增加热量 需找到平衡点 [9] 计算效率与精准平衡 - 矢量方法适用于电压降分析 但对热和老化的计算量过大 静态方法如触发率或静态概率可替代但依赖设计师经验 [9] - 非矢量方法无法定位热点发生时机 左移策略需早期获取虽不完全准确但有用的模型数据以支持物理模拟 [9] - CPU等关键模块值得深入分析以提升整体芯片性能 其他模块投资回报率较低 策略根据项目周期、复杂性和风险承受能力变化 [10] 传感器与动态校正技术 - 电压降或温度传感器植入芯片可实现动态时钟校正 检测到偏移时降低频率直至克服问题 改变设计目标并提供安全阀机制 [10] - STA适用范围可通过功能扩展（不同电压、温度、工艺角）和分区定义来维持 最坏情况传播原理依然有效 [10] EDA行业创新与挑战 - EDA公司正积极应对红外、老化、热应力等新因素 这些因素对精度和裕度降低至关重要 [10] - 芯片数量、场景数量和单元实例数量的增加给STA工具带来计算需求和TAT（周转时间）需求的巨大压力 推动领域内创新涌入 [10]