CMOS 2.0新扩展范式 - 2024年imec推出CMOS 2.0范式，通过系统技术协同优化（STCO）将SoC划分为功能层，每层采用最优技术选项构建[2] - 核心特性包括：3D异构层堆叠、逻辑拆分（高驱动层优化带宽/性能，高密度层优化逻辑密度/能效）、背面供电网络（BSPDN）[2][4] - 目标为突破通用CMOS平台限制，满足多样化计算需求，为半导体生态链创造价值[4] 3D互连技术突破 - 晶圆间混合键合实现400nm间距连接，较工业标准1μm提升2.5倍，采用SiCN键合电介质提高良率[10] - 路线图推进至250nm间距，需解决50nm套刻精度挑战，通过键合波传播模型和光刻校正实现300nm间距[14][15] - 高密度互连支持逻辑-逻辑/存储器-逻辑堆叠，铜焊盘提供低电阻连接，带宽密度提升且每比特功耗降低[8][9] 背面供电网络（BSPDN） - 供电网络迁移至晶圆背面，扩大互连线尺寸降低电阻，IR压降减少122mV，缓解正面BEOL拥堵[25][31] - 在开关域设计中面积减少22%，电源开关数量优化，适用于移动计算等功耗敏感场景[27][31] - 结合纳米硅通孔（nTSV）实现20nm直径/120nm间距通孔，钼填充降低电阻，支持标准单元级连接[21][23] 系统集成创新 - 多层堆叠架构两侧均配置金属线，通过TSV和直接背面接触实现正反面连接，需平衡晶圆减薄与光刻畸变控制[18][19] - 先通孔/中通孔/后通孔多种集成方案，圆形或狭缝形通孔设计权衡覆盖公差与面积[23] - 55nm背面金属线与20nm通孔叠对边距15nm，依赖高阶光刻校正补偿工艺畸变[24] 技术路线图与影响 - CMOS 2.0依赖3D互连/BSPDN/逻辑缩放等创新，推动半导体行业从同质化向异构化系统设计转型[5][32] - 晶圆键合设备需升级以实现250nm间距量产，工具供应商合作成为关键[15] - 该范式可能重构chiplet方法，在SoC内部实现异构集成，扩展计算系统设计选项[32]