二维半导体技术背景与行业趋势 - 当前半导体行业主要依赖硅基CMOS技术，但随着技术节点进入亚纳米领域，进一步微缩面临物理和静电限制 [1] - 二维半导体因其在原子厚度下仍能保持电学特性，被视为超越硅的下一代沟道材料，受到全球领先公司和研究机构关注 [1] - 包括三星、台积电、英特尔、IMEC在内的行业巨头已将二维半导体晶体管纳入后硅时代（2030年代中期以后）技术路线图，并启动大量研发项目 [1] - 二维半导体正从长期发展前景转变为全球半导体行业快速崛起的下一代核心技术 [1] 二维半导体商业化挑战 - 当前二维半导体商业化面临的最大障碍是栅极堆叠集成技术，该技术决定了器件性能和稳定性 [1] - 将现有硅晶体管工艺直接应用于二维半导体会导致电介质质量降低、界面缺陷和漏电流等问题 [1] - 开发适合二维界面的新材料和工艺集成被认为是实现商业化的关键任务 [1] 栅极堆叠工程研究突破 - 首尔国立大学李哲浩教授团队制定了二维晶体管栅极堆叠工程的全面路线图，对五种集成方法进行了定量基准测试 [2][3] - 研究团队将栅极堆叠集成方法分为五类：范德华电介质、vdW氧化电介质、准vdW电介质、vdW种子电介质和非vdW种子电介质 [3] - 每种方法根据界面陷阱密度、等效氧化层厚度、栅极漏电流密度等指标进行评估，并与国际器件与系统路线图目标对比 [3] - 研究展示了铁电材料栅极堆叠技术在下一代器件中的应用潜力，包括超低功耗逻辑、非易失性存储器和内存计算 [3] 栅极堆叠性能要求 - 根据IRDS目标，到2031年等效氧化层厚度和电容等效厚度应分别减小到0.5纳米和0.9纳米以下，相当于栅极电容大于6.9 μF cm⁻² [12] - 栅极电介质必须表现出高于10 MV cm⁻¹的击穿场，电源电压目标降至0.6V [12] - 高性能器件导通电流目标为753 μA μm⁻¹，高密度器件为551 μA μm⁻¹ [12] - 亚阈值摆幅对于高性能应低于70 mV dec⁻¹，高密度标准应低于65 mV dec⁻¹ [12] 栅极堆叠集成方法比较 - 范德华电介质具有较低的界面陷阱密度（约10¹⁰ cm⁻² eV⁻¹），但受限于适中的介电常数（11.5）和较低的击穿场（约2.7 MV cm⁻¹） [19] - 准范德华电介质如SrTiO3具有高介电常数（75）和亚1纳米等效氧化层厚度，但由于沉积和转移过程中引入的缺陷，具有低击穿场（6 MV cm⁻¹）和高界面陷阱密度（>10¹² cm⁻² eV⁻¹） [19] - 混合范德华种子电介质如Sb₂O₃/HfO₂结构实现了更均衡的性能，介电常数约17.5、等效氧化层厚度小于1纳米、击穿场大于10 MV cm⁻¹和界面陷阱密度为2.2×10¹¹ cm⁻² eV⁻¹ [19] 铁电嵌入式栅极堆叠应用 - 铁电嵌入式栅极堆叠为超越CMOS技术提供解决方案，可实现非易失性存储器和超低功耗运行 [30] - 二维沟道原子级厚度的特性使其能够与铁电层进行强静电耦合，实现低压运行 [30] - 多种材料体系可集成到铁电栅极堆叠中，包括钙钛矿基、萤石基、纤锌矿基、有机材料和范德华材料 [32] - 掺杂Zr的HfO₂和氮化铝钪因其在CMOS兼容性、可扩展性和稳定性方面的优势显得尤为有前景 [33] 技术挑战与未来发展方向 - 需要进一步创新栅极堆叠材料和工艺，实现积极的等效氧化层厚度微缩，最小化界面陷阱密度并保持二维沟道表面化学稳定性 [37] - 大多数栅极堆叠研究集中在基于二硫化钼的n-MOSFET上，p-MOSFET面临更大集成挑战，实现n-FET和p-FET性能平衡是创建全CMOS逻辑电路的关键 [38] - 随着晶体管尺寸缩小并向3D架构演进，可靠性变得越来越重要，需要开发预测性物理和统计模型指导工艺优化 [39] - 将二维晶体管集成到后端工艺中为单片三维集成提供途径，可提高系统密度、带宽和能效 [42]