台积电CFET技术进展 - 在IEDM 2025上，台积电首次证实了采用互补场效应晶体管（CFET）技术的集成电路运行情况，标志着其开发从器件级优化迈向电路级集成[1] - 台积电宣布了两项重要里程碑：首款全功能101级3D单片CFET环形振荡器，以及全球最小的6T SRAM位单元，该单元同时提供高密度和高电流设计[1] - 台积电研究人员引入了新的集成特性，将栅极间距缩小至48nm以下，并采用了纳米片切割隔离技术以及在SRAM位单元内采用对接接触互连技术[1] - 台积电制作了两种集成电路原型：一种是包含800到1000个晶体管的101级环形振荡器，工作电压范围为0.5V至0.95V；另一种是6T SRAM单元[6] - SRAM单元分为高密度型和高电流型，高密度型单元面积比采用几乎相同设计规则的纳米片FET单元小30%，高电流型单元的读取电流是高密度型的1.7倍[7] - 原型高密度型SRAM单元的工作电压范围为0.3V至1.0V，在0.75V电压下，读取静态噪声容限为135mV，读取电流为17.5μA，写入容限为265mV[7] CFET技术优势与目标 - CFET通过垂直堆叠n沟道和p沟道FET来提高晶体管密度，理论上与最先进的纳米片FET相比，晶体管密度可提高近一倍[2] - 台积电方面曾解释，与纳米片器件相比，CFET器件的密度提高了1.5到2倍，极有可能继续推动摩尔定律的扩展[4] - 行业研究机构imec认为，仅靠纳米片实现CMOS器件微缩非常困难，CFET能为器件的持续微缩开辟道路[16] - CFET技术在逻辑和存储器领域实现实际应用的目标时间是2030年代，目前开发的集成电路仍处于非常初级的阶段[9] - imec预计，到2032年左右，CFET器件架构将超越1纳米节点[17] 行业竞争格局 - 除了台积电，三星和英特尔也在关注CFET技术[13] - 英特尔是三家公司中最早展示CFET的厂商，在2020年就发布了早期版本，其在2023年展示的反相器尺寸将只有普通CMOS反相器的50%[13] - 英特尔采用了背面供电技术来简化电路连接，其展示的反相器具有60纳米的接触多晶硅间距[13] - 三星展示了48纳米和45纳米接触式多晶硅间距的CFET器件，但仅针对单个器件而非完整电路[14] - 三星通过采用新型干法刻蚀工艺，将合格器件的良率提高了80%[14] - 在IEDM 2024上，IBM研究院和三星联合展示了一种采用阶梯式沟道设计的单片堆叠式场效应晶体管[15] 技术挑战与未来方向 - CFET制造技术难度已接近极限，其结构比纳米片更高，结构纵横比的增加给制造工艺带来了挑战[2][18] - 如何为CFET结构供电是一个首先需要直面的难题[18] - 在台积电看来，CFET架构的“重大挑战”可能会导致工艺复杂性和成本增加[19] - 为克服挑战，厂商需选择能降低工艺复杂性的集成方案，并尽早开展EDA/流程工具开发[19] - 台积电计划继续开发新的互连技术以提升性能，包括采用新的过孔方案降低电阻和电容，以及研发新的铜阻挡层[11] - 除了铜，公司还在研发具有气隙的新型金属材料以及插层石墨烯，以期进一步降低互连延迟[11] 行业影响与预期 - 有专家认为，在CFET时代到来之前，业界将经历三代纳米片架构以及由此带来的CMOS元件尺寸缩小停滞的问题[16] - imec预计，尺寸缩小停滞将迫使高性能计算芯片设计人员将SRAM等功能拆分，并采用拼接旧工艺节点和芯粒的变通方案[16] - imec预计，到2032年，工艺节点缩小的速度将会放缓，将迫使人们更加依赖芯片和先进封装的混合搭配使用[16] - 根据一份技术路线图，预计在2032年之后，CFET技术将开始应用于A5及更先进的工艺节点[18]